 |
 |
 หัวเรื่อง:ไม่มีชื่อไทย (ชื่ออังกฤษ : Parallel Logic Synthesis Optimization for Digital Sequential Circuit) ผู้เขียน: Aswit Pungsema,  นายประดนเดช นีละคุปต์, รองศาสตราจารย์ สื่อสิ่งพิมพ์:pdf AbstractHigh-level synthesis tools are very important for designing electronic circuits. A lower level logic gates are synthesized by optimization of the circuit’s combination part, which is then realized by mapping on programmable devices such as FPGAs. This synthesis process is a computation intensive task. In this paper, we propose an alternative method to synthesis a sequential logic circuit which reduces time consuming in synthesis process. First using a parallel partitioning algorithm partition the whole circuit into sub-circuits and then using parallel sub-circuit synthesis in order to reduce computation. The LGSynth’91 benchmark suite used for experiment is in net-list format. Our result shows that the number of partition is increasing whereas the synthesis time is reduced as the number of processor is increased. |
 Researcherดร. บัณฑิต มนัสเกษมศักดิ์, ผู้ช่วยศาสตราจารย์ที่ทำงาน:ภาควิชาวิศวกรรมคอมพิวเตอร์ คณะวิศวกรรมศาสตร์ สาขาที่สนใจ:ระบบสืบค้นข้อมูลเว็บ (Web Search / Information Retrieval), การค้นพบองค์ความรู้บนเว็บ (Knowledge Discovery on the Web), การประมวลผลแบบขนาน (Parallel and Distributed Computing) Resume |
 |